VHDL: Lenguaje para síntesis y modelado de circuitos

Editorial RA-MA. Abril 1999. Rústica y CD ROM, 256 Págs. ISBN:8478973516.Ref: 0001436 Ptas. 2950,-

    Los lenguajes de descripción hardware son los pilares sobre los que se asienta la fuerte evolución que el diseño electrónico digital ha venido sufriendo durante los últimos años. Entre todos estos lenguajes, el VHDL ha emergido como estándar en la industria, convirtiéndose en el lenguaje de descripción hardware más utilizado hoy en día.

    El objetivo de este libro no es únicamente el de presentar el lenguaje y su sintaxis, sino también el de introducir la metodología de trabajo inherente al lenguaje, ya que se trata del flujo de diseño actual de circuitos digitales. Además, se centra en las dos grandes áreas de aplicación del VHDL: la simulación y la síntesis automática de circuitos.

    El libro se compone de 12 capítulos, 3 apéndices y un CD-ROM, donde se han recogido los siguientes temas:

• Metodología y posibilidades en la descripción del diseño electrónico. Lenguajes de descripción hardware.
• Introducción y sintaxis del lenguaje.
• Estilos de descripción: estructural, flujo de datos y algorítmica.
• Bibliotecas, Paquetes y Unidades. Conceptos avanzados.
• Simulación y modelado.
• Descripción y síntesis automática de circuitos con VHDL.
• VHDL en la práctica. Ejemplos y ejercicios resueltos.
• Herramientas de CAD.

    Contiene un CD-ROM que incluye los ejemplos del libro, software completo de simulación VHDL (licencia VeriBest limitada a 2.000 líneas de código), y sintetizador VHDL de Altera; se requiere un ordenador con sistema Windows 95/98 o NT.

ISBN 84-7897-351-6, Primera Edición: Abril 1999.

Contenidos

1. Metodología de diseño
1. Concepto de herramientas CAD-EDA
2. Diseño Bottom-Up
1. Ventajas del diseño Bottom-Up
3. Ingeniería Concurrente
2. Descripción del diseño
1. Captura de esquemas
2. Generación de símbolos
3. Diseño modular
4. Diseño jerárquico
5. El netlist
1. El formato EDIF
2. Otros formatos de Netlist
3. Ejemplo de diferentes Netlist
3. Introducción al lenguaje VHDL
1. El lenguaje VHDL
1. VHDL describe estructura y comportamiento
2. Ejemplo básico y estilos de descripción en VHDL
1. Descripción algorítmica
2. Descripción flujo de datos
3. Descripción estructural
3. VHDL'87 y VHDL'93
4. Elementos sintácticos del VHDL
1. Operadores y expresiones
1. Operador de concatenación
2. Operadores aritméticos
3. Operadores de desplazamiento
4. Operadores relacionales
5. Operadores lógicos
6. Precedencia de operadores
2. Tipos de datos
1. Tipos escalares
2. Tipos compuestos
3. Subtipos de datos
3. Atributos
1. Atributos definidos por el usuario
4. Declaración de constantes, variables y señales
1. Constantes
2. Variables
3. Señales
5. Comparación entre constantes, señales y variables
1. Declaración de entidad y arquitectura
2. Declaración de entidad
3. Declaración de arquitectura
5. Descripción flujo de datos
1. Ejecución concurrente y ejecución serie
2. Descripción concurrente flujo de datos
3. Estructuras de la ejecución flujo de datos
1. Asignación condicional WHEN..ELSE
2. Asignación con selección: WITH..SELECT..WHEN
3. Bloque concurrente: BLOCK
4. Ejemplos de descripción flujo de datos
6. Descripción comportamental algorítmica
1. Diferencias entre variable y señal
2. Estructuras de la ejecución serie
1. El bloque de ejecución serie: PROCESS
2. Sentencia de espera: WAIT
3. Sentencia condicional: IF..THEN..ELSE
4. Sentencia de selección: CASE
5. Bucles: FOR y WHILE LOOPs
3. Ejemplos de ejecución serie
1. Descripción de cerrojos o latches
2. Descripción de registros
7. Descripción estructural
1. Componentes, referencia y enlace
1. Referencia de componentes
2. Definición de componentes
3. Enlace entre componentes y entidades. Sentencia FOR
4. Repetición de estructuras: GENERATE
2. La unidad de configuración
1. Ejemplo
8. Poniendo orden: subprogramas, paquetes y bibliotecas
1. Subprogramas
1. Declaración de procedimientos y funciones
2. Llamadas a subprogramas
3. Sobrecarga de operadores
2. Bibliotecas, paquetes y unidades
1. Paquetes: PACKAGE y PACKAGE BODY
9. Conceptos avanzados en VHDL
1. Buses y resolución de señales
2. Punteros en VHDL
3. Ficheros
10. VHDL para simulación
1. Asignación con retrasos
1. Sintaxis completa de la asignación
2. Especificación de retrasos
3. Retrasos inerciales y transportados
4. Simulación guiada por eventos
5. Avance de tiempo por incremento fijo
6. Ejemplo de modelado de un registro
2. Niveles lógicos para simulación
3. Notificación de sucesos
4. Procesos pasivos
5. Descripción de un banco de pruebas
1. Método tabular
2. Utilización de ficheros con vectores de test
3. Metodología algorítmica
11. VHDL para síntesis
1. Restricciones y consejos en la descripción
2. Construcciones básicas
1. Descripción de lógica combinacional
2. Descripción de lógica secuencial
3. Descripción de máquinas de estados
4. Lógica programable
1. Tecnologías de programación
2. PALs, PLDs y FPGAs clásicas
3. Arquitecturas híbridas (CPLDs avanzadas)
12. Utilización del lenguaje VHDL
1. Errores más comunes usando VHDL
2. Ejemplos para simulación y síntesis
1. El botón
2. Los semáforos
3. El ascensor
4. La memoria ROM
5. El microprocesador
6. La lavadora
7. El concurso
8. El pin-ball
3. Ejercicios propuestos
Apéndice A. Notación BNF del VHDL'93
1. Notación BNF
2. VHDL'93
Apéndice B. VHDL y herramientas en Internet
Apéndice C. CD-ROM con herramientas para VHDL
1. Instalación y prueba del sintetizador de VHDL
2. Instalación y prueba del simulador de VHDL
Bibliografía
Índice alfabético

CD-ROM con herramientas de CAD y ejemplos

• Simulador VHDL VeriBest. Se trata de un simulador de VHDL muy completo, rápido y con un buen interface de usuario. Se puede conseguir el programa de evaluación en esta misma página pulsando aquí (13 Mb). Las limitaciones son 2.000 líneas de código aunque se puede conseguir en el web anterior una licencia completa con una duración de un mes.
• Altera Max+Plus II Student Edition. Este software es más que un sintetizador de VHDL ya que no sólo admite VHDL sino esquemas, además de otros lenguajes. La limitación de la versión de evaluación es únicamente la variedad de dispositivos sobre los que se puede sintetizar. Este programa se puede conseguir del CD incluido en el libro o directamente haciendo una petición a Altera. Una vez se tiene instalado el programa basta rellenar un pequeño formulario, y el código se recibe en pocos segundos en la dirección de correo que se indique.
• Los ejemplos y soluciones se pueden acceder directamente aquí.

Erratas y comentarios (Bugs)

• Pag. 98: En el ejemplo de descripción del procedimiento lims, los argumentos min y max deben ser INOUT o bien hay que declarar unas variables auxiliares para poder leer estos argumentos. El problema de declararlos como OUT es que no se pueden leer y, por tanto, las comparaciones en los IFs que aparecen en el procedimiento son incorrectas. (Fernando Pardo). Postscript (pag98.ps) Jpeg (pag98.jpg)
• Pag. 157: En la continuación del ejemplo que empieza en la página 156, después del CASE viene un IF con la condición de reloj; la condición de reloj en este caso debe incluir también clk'event ya que en la lista sensible se encuentra también la señal presente. (Fernando Pardo) Postscript (pag157.ps) Jpeg (pag157.jpg)
• Pag. 158 En el ejemplo al principio de la página en el bloque combinacional, entre el PROCESS y el CASE debe ir un BEGIN. (Fernando Pardo) Postscript (pag158.ps) Jpeg (pag158.jpg)
• Pag. 158 También en el ejemplo del final de la misma página existe el mismo error; debe ir un BEGIN justo después del PROCESS. (Lucia Vergara Herrero) 
• Pag. 183 En el PROCESS de salida del ejemplo del procesador, en el estado ejec, en el caso en que la instrucción fuera el salto condicional (101), falta poner lo que ocurre cuando no se cumple la condición, es decir, cuando no hay que saltar. En ese caso hay que incrementar el contador de programa. Por lo tanto, en esta página, después de la línea que pone -- Salta si A=0 hay que incluir después: ELSE carga_pc<=pc+"00000001"; justo antes del END IF; (Luis Alario) Postscript (pag183.ps) Jpeg (pag183.jpg)
• Pag. 186 Algunas de las líneas de la figura de la simulación no se ven bien. Postscript (pag186.ps) Jpeg (pag186.jpg)
• Pag. 191 En el ejemplo de la lavadora, en la lista sensible del PROCESS de salida faltan las señales que intervienen en la asignación. Si no se ponen se entiende que dichas señales infieren latches. Hay sintetizadores que directamente incluyen dichas señales aunque no se les indique para que el proceso sea combinacional, pero es buena práctica incluirlas siempre. La lista sensible completa sería: PROCESS(presente,jabon_listo,lleno,subtiempo,diraux) (Fernando Pardo) Postscript (pag191.ps) Jpeg (pag191.jpg)
• Pag. 191 y 192 En el mismo ejemplo de la lavadora, si se quiere que el proceso de salida sea completamente combinacional (lo cual es siempre deseable) hay que asignar todas las señales en todos los casos posibles. En el ejemplo, no siempre se asigna la señal dirauxd: En los estados lavado y aclarado, en las condicionales IF subtiempo=diezsec THEN falta en el ELSE la asignación dirauxd<=diraux; para que se quede igual y no haga nada. Si no se pone se inferiría un cerrojo. (Fernando Pardo) Postscript (pag191.ps) Jpeg (pag191.jpg) Postscript (pag192.ps) Jpeg (pag192.jpg)

Otros enlaces

• Una buena puerta de entrada al mundo del VHDL: http://tams-www.informatik.uni-hamburg.de/vhdl/vhdl.html
• Grupo de usuarios de VHDL en España (GUVE) (Ya no existe desde hace una década):  http://www.uc3m.es/uc3m/dpto/IN/dpin08/GUVE
• Diversas compañías fabricantes de dispositivos programables y herramientas de VHDL:
•  http://www.altera.com (ALTERA)
•  http://www.cypress.com (Cypress Semiconductors)
•  http://www.xilinx.com (Xilinx Inc.)
•  http://www.actel.com (Actel)
•  http://www.synopsys.com (Synopsys)

Editado por  Editorial y librería Informática